La IA ayudará a diseñar chips de formas que los humanos no se atreverían, dice el CEO de Synopsys, de Geus

“El margen es esencialmente un cálculo de riesgo, y eso es algo absolutamente imposible de hacer para un ser humano”. explica Aart de Geus, director ejecutivo del fabricante de software de diseño de chips Synopsys. “Una máquina optimizará todo, todo”.

La inteligencia artificial se utiliza cada vez más en el diseño de semiconductores, y una de sus ventajas es que la tecnología de IA explorará las compensaciones de diseño que los humanos se negarían a considerar.

Considere el concepto de margen, por ejemplo. Los diseñadores dejarán un margen de error cuando coloquen circuitos en un chip, para anticipar errores en la fabricación que podrían, por ejemplo, alterar la sincronización de una señal que pasa por el chip. Un humano quiere dejar un margen de error lo más amplio posible. Una máquina será más atrevida.

“El margen es esencialmente un cálculo de riesgo, y eso es algo absolutamente imposible de hacer para un ser humano”, explica Aart de Geus, director ejecutivo del fabricante de software de diseño de chips Synopsys.

“Una máquina optimizará todo, todo”. Eso significa que una máquina tomará riesgos, reduciendo el margen de error más allá de lo que los humanos consideran aceptable.

De Geus habló con ZDNet antes de un discurso de apertura que dará el lunes en la conferencia anual de chips de computadora Hot Chips para computación avanzada. La conferencia se lleva a cabo virtualmente este año.

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De Geus le estaba explicando ZDNet una expansión de la tecnología de inteligencia artificial en el software de la compañía que se ha estado desarrollando durante varios años.

El programa, llamado DSO.ai, se presentó por primera vez hace un año en mayo. Ese programa originalmente pudo optimizar el diseño de circuitos en el plano de planta del chip, la forma en que se usa el área bidimensional.

El tema de la charla principal de De Geus el lunes es cómo Synopsys se está expandiendo más allá de la optimización del diseño físico de un chip para optimizar otros factores.

Uno es lo que se llama arquitectura. Una arquitectura de chip se refiere a qué tipos de circuitos y qué tipos de bloques funcionales deben usarse en el chip, como unidades lógicas aritméticas, cachés, registros y tuberías.

“Hace bastante poco, nos movimos ahora al comienzo de las decisiones microarquitectónicas, y así, por ejemplo, ahora podemos optimizar también el plano de planta y el esquema de reloj”, dijo de Geus.

Además del diseño del circuito físico y las decisiones arquitectónicas, Synopsys ahora está trabajando en un tercer vector para la optimización, lo que se llama el aspecto funcional o comportamiento del chip.

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Eso incluye desarrollar una especie de circuito de retroalimentación en el que el software que finalmente será ejecutado por el chip se modela como una variable contra la cual optimizar el diseño lógico y físico.

“Un avance que, francamente, pensé que no sería fácil de realizar es que ahora también tenemos la capacidad de observar el software que se ejecutará en el chip, hacer un análisis de los picos de utilización esperados, los momentos de potencia caliente, y optimizar el chip contra eso “, explicó de Geus.

El objetivo final es establecer algunos imperativos para el programa de diseño de chips y dejar que resuelva todo por sí solo.

“Empecemos con las especificaciones del chip, tomamos algunas decisiones arquitectónicas, automatizamos todo el resto”, así le gusta a de Geus describir la visión.

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En el uso inicial de los tres vectores, de Geus dijo que Synopsys ha visto un “chip hiperescalador”, el tipo de cosa que se usaría en un centro de datos para tipos masivos de computación, incluida la inteligencia artificial que podía tener su consumo de energía. reducido en un 27%.

“La potencia se redujo, pero ahora, cuando puedes acceder al software, estás en una liga diferente, porque la reducción de potencia siempre ha sido difícil, pero es extremadamente difícil estimarla”, dijo de Geus. Los chips son como un grifo: cuando están inactivos, pueden tener pequeños goteos, poder de fuga, que es algo relativamente estable de medir, dijo. Pero el poder dinámico, similar a abrir y cerrar un grifo, tiene mucha menos previsibilidad.

“El poder es, en mi opinión, la característica física más difícil de todo lo que hacemos”, dijo De Geus. “Porque literalmente va desde la naturaleza misma de los materiales utilizados en la fabricación, la configuración de un solo transistor, etc., hasta el dominio de la aplicación”.

Samsung es el primer cliente de Synopsys en decir que ha fabricado un chip optimizado con el software DSO.ai.

La herramienta de Synopsys se basa en una forma de aprendizaje automático conocida como aprendizaje por refuerzo. Esa tecnología fue utilizada por la unidad DeepMind de Google con gran efecto para lograr el programa Alpha Zero que venció a todos los jugadores humanos en 2016 en las partidas de Go y ajedrez.

En los últimos dos años, Google ha extendido el aprendizaje automático a la automatización del diseño de chips, pero solo en el ámbito del primer vector mencionado, el diseño físico. “Google está analizando la parte de la ubicación, y lo que estamos optimizando no es la ubicación, sino la síntesis y el tiempo y la optimización física y de las pruebas”, dijo de Geus. “La complejidad es muy grande” en el diseño de chips, enfatizó, dejando mucho espacio para explorar optimizaciones.

Esta automatización a través del aprendizaje automático se está extendiendo a todos los participantes de los semiconductores. Cadence Design, el archirrival de Synopsys, ha discutido cómo su herramienta Cerebrus puede aportar mejoras del 20% o más en el rendimiento del chip, el consumo de energía y la utilización del área.

Y Applied Materials, el mayor fabricante mundial de herramientas de fabricación de semiconductores por ingresos, presentó este año SEMVision, un programa de software de inspección de defectos que utiliza el aprendizaje automático para clasificar los tipos de defectos en una oblea de silicio de una manera que se ajusta a la nueva información.

Para De Geus, la propagación de la IA a lo largo de la cadena de herramientas del diseño de chips es una consecuencia natural de la propagación de la IA por todo el mundo. En una especie de bucle de retroalimentación gigante, la proliferación de datos, posibilitada por chips más rápidos, está acelerando la actividad de usar esos chips para analizar todo, lo que a su vez crea una mayor demanda de velocidad, ejerciendo más presión sobre los fabricantes de chips para mejorar el rendimiento. .

“Siempre sentí que la Ley de Moore era el último impulso hacia arriba, de repente puedes hacer cosas que no podías hacer antes”, observó De Geus. “Ahora, la gente dice, estoy haciendo un poco de aprendizaje automático, lo cual es genial, pero ¿por qué sus chips son tan lentos?”

El resultado, dijo, es “Ahora esta montaña [of Moore’s Law] se complementa con lo opuesto, que es este embudo de un impulso tecnológico a un impulso económico “, dijo, refiriéndose al impulso económico de las personas que desean hacer más para mejorar los resultados comerciales.

Presionada por el tira y afloja, la IA podría ser la forma de encontrar soluciones novedosas para romper el cuello de botella, al igual que Alpha Zero encontró soluciones que los humanos nunca vieron en el Go y el ajedrez a pesar de que las reglas han sido evidentes durante cientos o miles de años.

“Para mí no son sorprendentes, pero para mí son interesantes”, dijo De Geus sobre el enfoque de IA para el diseño.

“Cuando optimizas todo, reduces el margen en todo”, explicó de Geus. “Excepto, hay muchos lugares en el chip donde realmente puede aumentar el margen, y eso aumenta estadísticamente su rendimiento”.

El rendimiento significa cuántos buenos chips se pueden obtener de una sola oblea de silicio, la cuestión económica esencial para todos los fabricantes de chips y sus proveedores, como Taiwan Semiconductor Manufacturing.

Un margen de error más estrecho permite un mayor riesgo, pero el riesgo es, nuevamente, algo que los humanos encuentran difícil y, a menudo, inaceptable.

Eso incluye “riesgos en los que [humans] no sé cuáles son las dependencias de las otras partes del diseño “, dijo de Geus.